SynaptiCAD Product Suite是一款用于電子互動設(shè)計的工具，這個互動概念貫穿于所有的接口，包括HDL輸入、仿真、測試、波形分析、管腳映射工具等等，是一個很完整的EDA方案，您可以開始分析和模擬設(shè)計理念，毋須經(jīng)完成整個電路模型或示意圖。

基本簡介

　　SynaptiCAD 公司出品的 EDA（電子設(shè)計自動化）工具集合，用于電子互動設(shè)計工具，這個互動概念貫穿于所有的接口。包括HDL輸入、仿真、測試、波形分析、管腳映射工具等等,是一個很完整的EDA方案。SynaptiCAD Product Suite 由電機工程師創(chuàng)造設(shè)計的一款電子互動設(shè)計工具，這個互動概念貫穿于所有的接口。您可以開始分析和模擬設(shè)計理念，毋須經(jīng)完成整個電路模型或示意圖，幫助工程師他們的設(shè)計進行批判性的審視。

軟件特色

　　- 項目級功能

　　1.Project Window中的New Port Mappings和Parm Mappings文件夾顯示了測試模型如何連接到測試平臺。此外，讓用戶更改映射。

　　2.Port Mappings圖標(biāo)顏色指示映射是默認(rèn)映射（綠色）還是自定義映射（橙色）。在默認(rèn)映射中，在測試平臺中創(chuàng)建的信號與被測模型中端口的確切名稱相匹配。當(dāng)您想要測試諸如兩個級聯(lián)并行加法器電路之類的設(shè)計而不首先創(chuàng)建包裝兩個加法器的模塊時，自定義映射會很有用。

　　- BuHunter功能

　　1.tep Over和Step Into按鈕將啟動模擬器（如果尚未啟動）。

　　2.GUI允許您在模擬完成后查詢模擬狀態(tài)，直到您按下紅色“結(jié)束模擬”按鈕。必須先按“結(jié)束模擬”按鈕，然后才能開始新的模擬。

　　3.為GUI添加了模擬調(diào)用堆棧顯示。這對于調(diào)試任務(wù)和函數(shù)的調(diào)用很有用。

　　- 時序圖級別功能

　　1.在項目窗口中顯示包變量以便于調(diào)試。

　　2.在“項目”菜單中添加了“導(dǎo)出時序圖”，以將項目中列出的所有時序圖導(dǎo)出為特定格式。 此功能適用于WaveFormer Pro和DataSheet Pro。 請參見第11.3節(jié)“導(dǎo)出一般說明”。

　　3.新的命令行選項-M將第二個時序圖合并到正在加載的時序圖（以前此功能只能從GUI訪問，現(xiàn)在可以作為批處理操作執(zhí)行）。

　　4.擴展vcd文件導(dǎo)入兼容性。

功能介紹

　　BugHunter Pro：

　　一款用于 Verilog， VHDL 和 C++ 模擬器的圖形調(diào)試系統(tǒng)。BugHunter 支持所有主要的 HDL 模擬器，其主要功能包括：單一步驟調(diào)試、波形數(shù)據(jù)串流、項目管理等等�？梢詡蓽y程序與幫助系統(tǒng)的交互過程從而發(fā)現(xiàn)問題所在。

　　VeriLogger Pro：

　　Verilog模擬器軟件。提供一個綜合了傳統(tǒng)Verilog模擬器所有特征的仿真環(huán)境，它具有強大的圖形測試矢量產(chǎn)生器。VeriLogger的快速模型測試使用戶可以對設(shè)計中的每個模型進行“自底向上”的測試。

　　WaveFormer Pro：

　　由時序圖分析器、模擬器和測試向量生成器組合而成。它為設(shè)計人員提供了一個集成的環(huán)境，可以用來開發(fā)數(shù)字和模擬線路的時序圖。WaveFormer Pro可以由Spice模擬器，Mathematica，或Matlab等工具輸入模擬數(shù)據(jù)。還可以利用WaveFormer Pro 內(nèi)部擁有的波形函數(shù)直接生成模擬信號；或者將從總線上得到的數(shù)字信號變換成模擬信號。還可以將模擬信號波形逐段線性地變換成Spice模擬器的電壓信號源。

　　TestBencher Pro：

　　用于從獨立于語言的時序邏輯表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 測試基準(zhǔn)及總線功能的模型。生成的測試基準(zhǔn)能提供基于仿真相應(yīng)的不同的激發(fā)向量，以便于測試基準(zhǔn)功能作為一個被測試系統(tǒng)環(huán)境的動作模型正常工作。 TestBencher Pro是一個優(yōu)秀的測試大規(guī)模FPGA 和 ASIC設(shè)計的工具。